`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: Arizona State University
// Engineers: Brentton Garber, Georgii Tkachuk
// 
// Create Date: 17:28:56 04/01/2013 
// Design Name: but_pulse_gen
// Module Name: but_pulse_gen
// Project Name: Lab 3
// Target Devices: Xilinx Spartan6 XC6LX16-CS324 
// Tool versions: Xilinx ISE 14.2 
// Description: A button handler that handles input from the outside world
//
// Revision: 1
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module but_pulse_gen(btn_out, btn_in, sys_clk, reset 
    );
input wire btn_in, sys_clk, reset;
output wire btn_out;

// Initialize the button handler
button_handler btn_handler(
	.o_positive_edge(btn_out),
	.o_positive_toggled(),
	.o_negative_edge(),
	.o_negative_toggled(),
	.i_switch(btn_in),
	.i_clk(sys_clk),
	.i_reset_b(reset));
					
endmodule
